Beschreibung
Bei der Implementierung mehrerer RLDRAM II-Schnittstellen, die eine einzelne PLL und DLL auf Stratix® III oder Stratix IV in Quartus® II Softwareversion 11.1SP2 teilen, kann die CK/DK-Analyse falsche Timing-Verletzungen ergeben, die umgangen werden sollten. Die Verletzungen des falschen Timings treten auf, da jede Schnittstelle dem gemeinsamen Taktpuffer einen anderen SDC-Taktnamen gibt. Jeder neue Taktname führt zu einer Reihe neuer Zeitpfade, die nicht durch die bestehenden False-Path-Beschränkungen abgedeckt sind.