Dies liegt daran, dass der TaktSynchronisierungsgerät für den Transceiver in die Power-down-Eingabe des Transceivers hinzugefügt wurde, was den Power-Down-Input für jeden TSE-Transceiver-Block undriven durch die gleiche Power-down-Eingangsquelle verursacht.
Der nächste Patch bietet eine Lösung, um sicherzustellen, dass Power-Down-Signale in jedem IP TSE Transceiver-Block üblich sind.
Laden Sie die entsprechende Quartus® II Softwareversion 10.1SP1 Patch 1.77 über die folgenden Links herunter:
- Quartus II SoftwareVersion 10.1SP1 Patch 1.77 für Windows
- Quartus II SoftwareVersion 10.1SP1 Patch 1.77 für Linux
- Quartus II SoftwareVersion 10.1SP1 ReadMe für Patch 1.77
Vorsicht:
Sie müssen die Quartus II 10.1 SP1 Software entweder zuvor installiert haben oder die Quartus II 10.1 SP1 Software installieren, bevor Sie diesen Patch installieren. Andernfalls wird das Patch nicht korrekt installiert, und die Quartus II Software wird nicht korrekt ausgeführt.
Nachdem Sie das Patch installiert haben, müssen Sie Ihre Dreifachgeschwindigkeits-Ethernet-Intel® FPGA IP erneut erstellen, bevor Sie Ihr Design kompilieren.