Artikel-ID: 000081550 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 14.09.2011

TimeQuest Timing Analyzer-Fehler für 10 GbE MAC mit 10GBASE-R PHY-Designbeispiel in Stratix V-Geräten

Umgebung

    Intel® Quartus® II Anmeldungs-Edition
    Ethernet
BUILT IN - ARTICLE INTRO SECOND COMPONENT

Kritisches Problem

Beschreibung

Wenn Sie den 10GbE MAC mit 10GBASE-R PHY-Designbeispiel kompilieren in Stratix V-Geräten meldet der Quartus II TimeQuest Timing Analyzer ein Fehler im Zeitablaufanalysebericht für das Takt-Setup. Es kann auch melden Sie einen Fehler im Taktfrequenzanalysebericht.

Dieses Problem betrifft den 10GbE MAC mit 10GBASE-R PHY-Design Beispiel in Stratix V-Geräten.

Lösung

Um dieses Problem zu vermeiden, führen Sie die folgenden Schritte durch, bevor Sie die Design-Beispiel:

  1. Öffnen Sie die SDC-Beschränkungsdatei top.sdc in das Altera_eth_10g_mac_base_r verzeichnis.
  2. Fügen Sie die folgende Zeile zur Datei hinzu:
set_clock_groups -exclusive -group {clk_50Mhz} -group {*|ch[0].sv_xcvr_10gbaser_native_inst|tx_pll|altera_pll_156M~PLL_OUTPUT_COUNTER|divclk}

Dieses Problem wird in einer zukünftigen Version der 10-Gbit/s behoben Ethernet MAC MegaCore-Funktion.

Zugehörige Produkte

Dieser Artikel bezieht sich auf 1 Produkte

Stratix® V FPGAs

1

Benötigen Sie weitere Hilfe?

Support kontaktieren

Disclaimer/Rechtliche Hinweise

1

Alle Posts und die Nutzung der Inhalte auf dieser Website unterliegen den Intel.com Nutzungsbedingungen.

Der Inhalt dieser Seite ist eine Kombination aus menschlicher und computerbasierter Übersetzung des originalen, englischsprachigen Inhalts. Dieser Inhalt wird zum besseren Verständnis und nur zur allgemeinen Information bereitgestellt und sollte nicht als vollständig oder fehlerfrei betrachtet werden. Sollte eine Diskrepanz zwischen der englischsprachigen Version dieser Seite und der Übersetzung auftreten, gilt die englische Version. Englische Version dieser Seite anzeigen.