Beschreibung
Aufgrund eines Problems in der Quartus® II Softwareversion 12.0 und neuer kann es sein, dass dieser Fehler während des Verbindungsaufbaus angezeigt wird, wenn Ihr Design auf ein Stratix® V FPGA-Design abzielt, das einen PLL-Intel® FPGA IP mit einem nicht angeschlossenen Ausgabetakt enthält.
Lösung
Um dieses Problem zu umgehen, verbinden Sie entweder den Phase Locked Loop (PLL) Ausgabe-Takt mit Der gewünschten Logik oder entfernen Sie sie aus der Instanziierung der PLL-Intel® FPGA IP.
Dieses Problem wird ab der Quartus® II Softwareversion 12.1.1 behoben.