Artikel-ID: 000081471 Inhaltstyp: Fehlermeldungen Letzte Überprüfung: 04.03.2013

Interner Fehler: Untersystem: TIS_RC, Datei: /quartus/tsm/tis/tis_physical_timing_av_ffpll.cpp, Zeile: 584

Umgebung

  • Quartus® II Subscription Edition
  • PLL
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Beschreibung

    Aufgrund eines Problems in der Quartus® II Softwareversion 12.0 und neuer kann es sein, dass dieser Fehler während des Verbindungsaufbaus angezeigt wird, wenn Ihr Design auf ein Stratix® V FPGA-Design abzielt, das einen PLL-Intel® FPGA IP mit einem nicht angeschlossenen Ausgabetakt enthält.

    Lösung

    Um dieses Problem zu umgehen, verbinden Sie entweder den Phase Locked Loop (PLL) Ausgabe-Takt mit Der gewünschten Logik oder entfernen Sie sie aus der Instanziierung der PLL-Intel® FPGA IP.

    Dieses Problem wird ab der Quartus® II Softwareversion 12.1.1 behoben.

    Zugehörige Produkte

    Dieser Artikel bezieht sich auf 4 Produkte

    Stratix® V GX FPGA
    Stratix® V GT FPGA
    Stratix® V GS FPGA
    Stratix® V E FPGA

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