Kritisches Problem
Beschreibung
Mit dem variablen Decoder, wenn die Anzahl der Überprüfung
Symbole und Symbole pro Codewort sind Werte
ähnlich, z. B. 5 bzw. 6, der Avalon-ST-Schnittstelle
auf der Quellenseite schlägt fehl und die sop und eop überlappen.
Dieses Problem betrifft alle Verilog HDL Variable Decoder-Designs.
Das Design schlägt die Simulation fehl.
Lösung
Um dieses Problem zu vermeiden, erstellen Sie ein VHDL-Designmodell und verwenden Sie VHDL-Testbench.
Dieses Problem wird in einer zukünftigen Version von Reed-Solomon behoben Compiler.