Designs, die auf Stratix V abzielen, generieren ein Simulationsmodell nicht

Designs, die die SDI MegaCore-Funktion für einen Stratix verwenden Das V-Gerät generiert kein Simulationsmodell im MegaWistelligen Plug-in Manager.

Um ein Simulationsmodell für Ihr Stratix V-Design zu generieren, Führen Sie die folgenden Schritte durch:

1. Erstellen Sie in der Quartus II Software ein Projekt und starten Sie den MegaWistelligen Plug-In-Manager
2. Erstellen Sie eine neue benutzerdefinierte Megafunktions-Variante und wählen Sie die gewünschte SDI-Konfiguration
3. Stellen Sie in der Registerkarte EDA sicher, dass Sie Generate (Generieren) deaktivieren. Simulationsmodell
4. Klicken Sie auf OK
5. Ändern Sie in einem Befehlsterminal das Verzeichnis in das Projekt. Ordner zur Generierung von xcvr und sdi-library Ordner
6. Führen Sie das quartus_map-Skript wie folgt aus:

Verilog-Beispiel: quartus_map .v --simgen --simgen_parameter="CBX_HDL_LANGUAGE=Verilog" --family="Stratix V" VHDL-Beispiel: quartus_map .vhd --simgen --simgen_parameter="CBX_HDL_LANGUAGE=Vhdl" --family="Stratix V"Die .vo - oder vho-Datei wird im Projektverzeichnis generiert.