Artikel-ID: 000081413 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 01.06.2010

Warum erhalte ich eine Diskrepanz bei der formalen Verifizierung, wenn es flexible LVDS-Funktionen in meinem Design gibt?

Umgebung

  • Verifizierung
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Beschreibung

    Wenn Sie flexible LVDS-Funktionen in Ihrem Cyclone® oder Cyclone II-Design haben, erhalten Sie möglicherweise eine Diskrepanz bei der formalen Verifizierung mit dem Cadence Conformal LEC-Tool. Das Problem tritt auf, wenn der im Design instanziierte LVDS-Empfänger einen ungeraden Deserialisierungsfaktor hat.

    Die Quartus® II Software verwendet eine Altsyncram-Megafunktion für diese LVDS-Funktionen. Die Altsyncram-Megafunktionen, die während der Synthese verwendet werden, werden nicht als Blackboxs zur formalen Verifizierung verwendet, was zu vielen Registern in der formalen Verifizierungs-Netlist-Datei (*.vo) führt, die zu Diskrepanzen zwischen den goldigen und überarbeiteten Netzlisten in Konformer LEC führen.

    Um dieses Problem zu vermeiden, verwenden Sie die folgenden Schritte, um ein Blackbox für die Altsyncram-Entität zu erstellen, die für die LVDS-Funktion abgeleitet wird.

    1. Suchen Sie im Quartus II Project Navigator-Fenster nach der entsprechenden Altsyncram-Funktion.<
    2. Fügen Sie Für jedes Modul Hierarchie- und Blackbox-Zuweisungen hinzu. Diese Zuweisungen erstellen beispielsweise die folgenden Tcl-Befehle in der Quartus II Settings File (*.qsf) für ein Design, das eine Altsyncram-Funktion namens altsyncram_l7v enthält:
    • set_instance_assignment -name PRESERVE_HIERARCHICAL_BOUNDARY FIRM -to | -entity altsyncram_l7v
    • set_instance_assignment -name EDA_FV_HIERARCHY BLACKBOX -to | -entity altsyncram_l7v
    • Das Design neu kompilieren.

    Zugehörige Produkte

    Dieser Artikel bezieht sich auf 1 Produkte

    Cyclone® FPGAs

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