Kritisches Problem
Beschreibung
Wenn Sie den Intel® Arria® 10, 10G Multi-Rate Ethernet PHY - Lineside IP Core verwenden, können Sie Timing-Verletzungen bei der Datenübertragung von alt_mge16_phy_xcvr_term Modul zum nativen PHY-Transceiver auf dem TX-Datenpfad beobachten.
Lösung
Um dieses Problem zu umgehen, müssen Sie den fehlerhaften Pfad übereinschränken, indem Sie der Top-Level-Datei Synopsis Design Constraint (.sdc) des Benutzers die folgenden Timing-Einschränkungen hinzufügen.
if { [string equal "quartus_fit" $::TimeQuestInfo(nameofstackutable)] } {
set_min_delay -von [get_registers *alt_mge16_phy_xcvr_term:*|*] -zu [get_registers *twentynm_xcvr_native:*|twentynm_pcs_*] 0,3 nm
}