Artikel-ID: 000081369 Inhaltstyp: Produktinformationen und Dokumente Letzte Überprüfung: 13.02.2006

Wie lange dauert es, bis die erweiterten Phase-Locked-Loops (PLLs) der Stratix Geräte in Echtzeit aktualisiert oder neu konfiguriert werden?

Umgebung

  • PLL
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Beschreibung Der SCANCLK-Port der PLLs, der zur Verschiebung in Zähler- und Delay-Element-Einstellungen verwendet wird, kann bis zu 25 MHz getaktet werden. Nachdem alle Scan-Register geladen sind, wird sich der Stratix™ PLL auf neue Einstellungen aktualisieren und innerhalb von 20 ms erneutlocken.

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    Stratix® FPGAs

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