Artikel-ID: 000081366 Inhaltstyp: Fehlermeldungen Letzte Überprüfung: 03.12.2014

Warnung (177007): PLL(s), die an der Stelle platziert wurden &ltPLL Location> verfügen nicht über eine PLL-Taktfrequenz zum Ausgleich angegeben . Der Verteilerhändler versucht, alle PLL-Takte zu vergüten

Umgebung

    Intel® Quartus® II Anmeldungs-Edition
    PLL
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Beschreibung

Die oben beschriebene Warnmeldung wird möglicherweise angezeigt, wenn Sie das generierte Beispieldesign für den UniPHY-basierten DDR3 Speichercontroller kompilieren.

 

 

Lösung

Diese Warnung wird angezeigt, wenn Benutzer nicht angeben, ob sie bereit sind, Feedback- und Ausgabepfade anders zu erhalten.

Intel® Quartus® wird versuchen, beide Pfade mit dem gleichen Kompensationspfad abzugleichen.

 

Diese Warnung kann durch Einstellung der folgenden QSF-Zuweisung behoben werden:

set_instance_assignment -Name MATCH_PLL_COMPENSATION_CLOCK AUS -zu *

Zugehörige Produkte

Dieser Artikel bezieht sich auf 5 Produkte

Cyclone® V SX SoC-FPGA
เอฟพีจีเอ Cyclone® V GT
เอฟพีจีเอ Cyclone® V GX
Cyclone® V ST SoC-FPGA
Cyclone® V SE SoC-FPGA

1

Benötigen Sie weitere Hilfe?

Support kontaktieren

Disclaimer/Rechtliche Hinweise

1

Alle Posts und die Nutzung der Inhalte auf dieser Website unterliegen den Intel.com Nutzungsbedingungen.

Der Inhalt dieser Seite ist eine Kombination aus menschlicher und computerbasierter Übersetzung des originalen, englischsprachigen Inhalts. Dieser Inhalt wird zum besseren Verständnis und nur zur allgemeinen Information bereitgestellt und sollte nicht als vollständig oder fehlerfrei betrachtet werden. Sollte eine Diskrepanz zwischen der englischsprachigen Version dieser Seite und der Übersetzung auftreten, gilt die englische Version. Englische Version dieser Seite anzeigen.