Artikel-ID: 000081366 Inhaltstyp: Fehlermeldungen Letzte Überprüfung: 03.12.2014

Warnung (177007): PLL(s), die an der Stelle platziert wurden &ltPLL Location> verfügen nicht über eine PLL-Taktfrequenz zum Ausgleich angegeben . Der Verteilerhändler versucht, alle PLL-Takte zu vergüten

Umgebung

  • Intel® Quartus® II Anmeldungs-Edition
  • PLL
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Beschreibung

    Die oben beschriebene Warnmeldung wird möglicherweise angezeigt, wenn Sie das generierte Beispieldesign für den UniPHY-basierten DDR3 Speichercontroller kompilieren.

     

     

    Lösung

    Diese Warnung wird angezeigt, wenn Benutzer nicht angeben, ob sie bereit sind, Feedback- und Ausgabepfade anders zu erhalten.

    Intel® Quartus® wird versuchen, beide Pfade mit dem gleichen Kompensationspfad abzugleichen.

     

    Diese Warnung kann durch Einstellung der folgenden QSF-Zuweisung behoben werden:

    set_instance_assignment -Name MATCH_PLL_COMPENSATION_CLOCK AUS -zu *

    Zugehörige Produkte

    Dieser Artikel bezieht sich auf 5 Produkte

    Cyclone® V SX SoC-FPGA
    เอฟพีจีเอ Cyclone® V GT
    เอฟพีจีเอ Cyclone® V GX
    Cyclone® V ST SoC-FPGA
    Cyclone® V SE SoC-FPGA

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