Kritisches Problem
Beschreibung
Version 11.0 und neuer des Hochleistungscontrollers II (HPC II) verwendet 1T Speicher-Timing, sogar in Halbratendesigns; 1T Memory Timing kann Adress- und Befehlsmargen reduzieren, insbesondere für Designs, die auf DIMMs ausgerichtet sind. Sie sollten sicherstellen, dass Ihr Mainboarddesign ausreichend robust sind, um den Memory-Clock-Rising-Edge aufrechtzuerhalten innerhalb des 1T-Adress-Befehlsfensters. Sie können den Zusatz verwenden Option "Address and Command Clock Phase " im Register PHY Settings (PHY-Einstellungen) des Parametereditors zur Anpassung der Phase der Adresse und des Befehls, wenn Notwendig.
Lösung
Für dieses Problem gibt es keine Problemumgehung.