Artikel-ID: 000081356 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 11.11.2011

Simulation von 10GBASE-R-, Custom-, Interlaken-, geringer Latenz, PCI Express PIPE und XAUI Transceiver-PHY-IP-Kernen schlägt bei Stratix V fehl, wenn Sie ModelSim mit gemischten Sprachen verwenden

Umgebung

  • Intel® Quartus® II Anmeldungs-Edition
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Kritisches Problem

    Beschreibung

    Simulation von 10GBASE-R, benutzerdefiniert, Interlaken, geringe Latenz, PCI Express PIPE und XAUI Transceiver PHY IP-Kerne für Stratix V-Geräte schlägt fehl, wenn Sie ModelSim mit gemischten Sprachen verwenden.

    Lösung

    Deaktivieren Sie die ModelSim-Optimierung mit der -novpt Option des Befehls vsim ..

    Zugehörige Produkte

    Dieser Artikel bezieht sich auf 1 Produkte

    Stratix® V FPGAs

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