Artikel-ID: 000081346 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 21.11.2011

RTL Simulation meldet Fehler beim Einsatz von Verilog HDL

Umgebung

  • Intel® Quartus® II Anmeldungs-Edition
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Kritisches Problem

    Beschreibung

    Die EDA RTL-Simulation begann mit den Quartus II Softwareberichten Fehler im ModelSim® Simulator für Designs mit MegaCore-Funktionen der Video- und Bildverarbeitungssuite wenn sich die Ausgabedateien in Verilog HDL befinden.

    Dieses Problem betrifft Konfigurationen, die NativeLink zur Ausführung verwenden eine ModelSim-Simulation von Verilog HDL.

    Es wird eine Fehlermeldung angezeigt, dass die Software den Altera nicht finden kann Bibliothek.

    Lösung

    Kompilieren Sie die Datei db/alt_cusp90_package.vhd zu die Altera-Bibliothek. Um diese Kompilierung durchzuführen, ändern Sie die oberste Ebene . Skript im Verzeichnis simulation/modelsim ausführen.

    Dieses Problem wird in einer zukünftigen Version des Videos behoben und Bildverarbeitungs-Suite.

    Zugehörige Produkte

    Dieser Artikel bezieht sich auf 1 Produkte

    Intel® programmierbare Geräte

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