Kritisches Problem
Beschreibung
Ausführen einer Simulation mit den Verilog HDL Testbench-Ergebnissen in einer leeren summary_output.txt-Datei .
Dieses Problem betrifft alle Verilog HDL-Konfigurationen.
Sie können die Datei summary_output.txt nicht verwenden, um bewerten die Funktionalität des Designs. Aber Sie können die Funktionalität durch Betrachten der Simulationswellenform.
Lösung
Führen Sie die Simulation mit einem VHDL-Design aus und verwenden Sie den VHDL-Testbench.
Dieses Problem wird in einer zukünftigen Version von Reed-Solomon behoben Compiler.