Artikel-ID: 000081303 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 11.09.2012

Warum gibt es negative Timing-Margen auf dem Takt- bis zum Zeitgebungspfad (DQS vs. CK) für ein Design, das die DDR2 SDRAM High Performance Controller MegaCore oder ALTMEMPHY-Megafunktion umfasst?

Umgebung

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Beschreibung

Für Stratix® II-Designs, die den DDR2 SDRAM High Performance Controller MegaCore® oder die ALTMEMPHY-Megafunktion implementieren, die dedizierte PLL-Ausgänge verwenden, um externe Memory-Clock-Eingabestifte zu steuern, kann die Quartus® II Software negative Timing-Margen für die Taktfrequenz-Zeitverhältnis (Clock-to-TheMe, DQS vs. CK) melden. Die Funktion verwendet PLL-Ausgänge, wenn die Option "Dedizierte PLL"-Ausgänge verwendet wird, um die Speicheruhren-Option in aktiviert auf der Seite der PHY-Einstellungen im MegaWistelligd® Plug-In-Manager zu steuern.

Das externe Speichergerät erfordert, dass die CK/CK#- und DQS-Signale gleichzeitig innerhalb von /- tDQSS eintreffen. Die AltMEMPHY-Zeitsteuerungsskripte stellen sicher, dass diese Voraussetzungen erfüllt sind. Wenn Sie dedizierte PLL-Ausgänge verwenden, um die Speichertakte zu generieren, können die TCO-Verzögerungen auf den CK/CK#-Ausgabestiften kleiner sein als die DQS-Ausgabeverzögerungen. Dieser Verzögerungsunterschied kann zu Timing-Verletzungen für die DQS- im Vergleich zur CK-Timing-Beziehung führen.

Möglicherweise können Sie diese Timing-Verletzungen beheben, indem Sie die Einstellung für die Phasenverlagerung an der PLL-Ausgabe anpassen, die für die CK/CK#-Ausgänge verwendet wird. In Stratix II ALTMEMPHY-Designs generiert der c3-Ausgabezähler auf der PLL die CK/CK#-Ausgänge. Im folgenden Verfahren werden die notwendigen Schritte beschrieben.

  1. Berechnen Sie den Durchschnitt der Einrichtung und halten Sie Zeit-Slacks gedrückt, die für die DQS- im Vergleich zur CK-Timing-Beziehung gemeldet werden.
  2. Bestimmen Sie die zusätzliche PLL-Phasenumschichtung, die erforderlich ist, um das Setup auszugleichen und Zeitaufforderungen zu halten.
  3. Verwenden Sie den MegaWistelligen Plug-in-Manager, um die ALTPLL Megafunction-Instanz _phy_alt_mem_phy_pll_sii zu bearbeiten.
  4. Passen Sie die Einstellung für die Phasenverlagerung für die entsprechende PLL-Zähler-Ausgabe basierend auf Ihren Ergebnissen aus Schritt 2 an.
  5. Regenerieren Sie die PLL-Megafunktionsinstanz.
  6. Kompilieren Sie das Design neu und stellen Sie sicher, dass alle Timing-Slacks positiv sind.

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