Artikel-ID: 000081166 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 11.09.2012

Muss ich mein FIFO aclr-Signal mit meinem rdclk- oder wrclk-Signal synchronisieren?

Umgebung

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Beschreibung

Für Stratix®, Cyclone® und früheren Familien gibt es keine Lese-Takt-Empfindlichkeit (rdclk) auf aclr. Für Stratix II, Cyclone II und neuere Gerätereihen wird ab Version 5.1 der Quartus® II Software die RDCLK-Empfindlichkeit auf aclr entfernt.  Die Dcfifo-Megafunktion fügt für diese Geräte automatisch ein internes RDCLK-/ACLR-Synchronisierungsregister ein, das mit Version 5.1 beginnt.

Allerdings fügt die Megafunktion nicht automatisch ein internes Schreib-Takt-Synchronisierungsregister (wrclk) für aclr ein, da dies die Latenz je nach aclr-Timing beeinträchtigen kann. Im Benutzerhandbuch für Single & Dual-Clock FIFO Megafunctions (PDF) wird erläutert, wie Sie ein Synchronisierungsregister zwischen aclr und wrclk manuell hinzufügen können.

Zugehörige Produkte

Dieser Artikel bezieht sich auf 2 Produkte

เอฟพีจีเอ Cyclone® II
Stratix® II FPGAs

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