Artikel-ID: 000081145 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 20.07.2016

Kann ich die DCLK-Frequenz für Slave-Geräte wählen, wenn ich ein aktives serielles (AS) Konfigurationsschema für mehrere Geräte in 28-nm-Geräten verwende?

Umgebung

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Beschreibung

Nein, bei Verwendung eines AS-Konfigurationsschemas für mehrere Geräte in Stratix® V, Arria® V und Cyclone® V Geräten wird immer ein 12,5-MHz-Takt für DCLK der Slave-Geräte verwendet, während Sie einen 12,5-, 25-, 50- oder 100-MHz-Takt für den DCLK des Master-Geräts wählen können.

Lösung

Bei Verwendung eines AS-Konfigurationsschemas für mehrere Geräte in Stratix® V-, Arria® V- und Cyclone® V-Geräten wird immer ein 12,5-MHz-Takt für den DCLK der Slave-Geräte verwendet.

Zugehörige Produkte

Dieser Artikel bezieht sich auf 14 Produkte

Cyclone® V SX SoC-FPGA
เอฟพีจีเอ Stratix® V E
เอฟพีจีเอ Stratix® V GS
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เอฟพีจีเอ Stratix® V GX
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เอฟพีจีเอ Arria® V GZ
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Arria® V ST SoC-FPGA
Cyclone® V SE SoC-FPGA
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