Artikel-ID: 000081096 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 13.02.2006

Wenn in meiner Verilog HDL-Designdatei mehrere Fälle in einer einzigen Zeile einer Case Statement aufgelistet sind, scheint nur der erste Fall im synthetischen Design implementiert zu sein. Warum?

Umgebung

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Beschreibung Das MAX PLUS® II Software unterstützt nicht mehrere Fälle, die in einer Zeile einer Fallaussage in Verilog HDL-Designs geschrieben wurden.

Der folgende Code implementiert beispielsweise nur den ersten Fall und den zweiten:

case(a)
  2'b00, 2'b11:  b <= 1;
  default:  b <= 0;
endcase

Um dieses Problem zu vermeiden, sollten Sie jeden Fall in einer separaten Zeile zuweisen:

case(a)
  2'b00: b <= 1;
  2'b11: b <= 1;
  default: b <= 0;
endcase

Dieses Problem wurde in den MAX PLUS II Softwareversionen 9.2 und höher behoben.

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