Ja, es ist möglich, den SignalTap® II Logic Analyzer in Stratix® V-, Arria® V- oder Cyclone® V-Geräten zu verwenden, bei denen der Designsicherheitsschlüssel programmiert und das Manipulationsschutz-Bit eingestellt ist.
Durch die Aktivierung des Manipulationsschutz-Bit wird das Gerät nach dem Hochfahren im JTAG-Secure-Modus platziert. Im sicheren JTAG-Modus sind viele JTAG-Anweisungen deaktiviert, was die Verwendung von SignalTap verhindern würde. Allerdings kann die Ausgabe der UNLOCK JTAG Anweisung diesen Modus aktivieren, sodass SignalTap verwendet werden kann. Diese Anweisung kann nur über den Kern ausgeführt werden.
Um SignalTap mit diesen Geräten zu verwenden, führen Sie bitte die unten stehenden Schritte durch.
Beachten Sie zunächst, dass Sie zwei verschiedene Designs benötigen, eines, das den UNLOCK JTAG Befehl wie in AN556 beschrieben ausgibt: Die Verwendung der Design-Sicherheitsfunktionen in Altera FPGAs (PDF) und ein anderes Design, das SignalTap instanziiert.
Beachten Sie auch, dass da die Konfiguration über JTAG deaktiviert ist, wenn das Manipulationsschutz-Bit aktiviert ist, das Gerät mit einem verschlüsselten Bitstrom für beide Designs über die Konfigurationsmodi Passive Serial (PS), Active Serial (AS) oder Fast Passive Parallel (FPP) konfiguriert werden muss.
1. Konfigurieren Sie das Gerät mit dem verschlüsselten Design, das den UNLOCK JTAG-Befehl über den Kern ausgibt.
2. Schalten Sie das Gerät nicht aus, nachdem Sie den UNLOCK JTAG-Befehl ausgegeben haben.
3. Konfigurieren Sie das Gerät mit dem verschlüsselten Design, das über die SignalTap-Instanz verfügt.
4. Verwenden Sie SignalTap wie normal.
5. Um das Gerät wieder in den LOCK-Zustand zu bringen, schalten Sie das Gerät einfach aus.