Artikel-ID: 000081088 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 23.09.2015

Arria V und Arria V SoC Core-to-Periphery (C2P) Timing Miscorny

Umgebung

  • Intel® Quartus® II Anmeldungs-Edition
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Beschreibung

    In einem Teil der Core-to-Periphery -Datenpfade (C2P) befindet sich ein Timing-Modell, das zu einer falschen FPGA-Ausgabe für Designs führen könnte, die in den betroffenen Pfaden wenig Setup-Slack haben.

    Dies betrifft Arria® V- und Arria V SoC-Designs (außer Arria V GZ-Geräte) mit den betroffenen Ausgabestiften in den oberen und/oder unteren I/O-Banken.

    Dieses Problem betrifft keine Peripherie-zu-Core-Übertragungen (P2C), I/O-Banken auf der rechten Seite, Transceiver und Hard-Memory-Controller.

    Lösung

    Überprüfen der im Design verwendeten betroffenen Stiftkontakte
    Wenn Ihr Design auf Arria V- oder Arria V SoC-Geräte (außer Arria V GZ-Geräte) ausgerichtet ist, lesen Sie bitte Excel-Datei ArriaV_PinList für eine Liste der betroffenen Stiftkontakte, die im roten Text angegeben sind. Wenn Ihr Design eine der betroffenen Pins verwendet, führen Sie die Timing-Analyse mithilfe des verfügbaren Timing-Modell-Patches erneut aus, um den tatsächlichen Timing-Spielraum in Ihrem Design wie unten beschrieben widerzuspiegeln.

    Timing-Analyse in der aktualisierten Softwareversion erneut ausführen
    Wenn Ihre Designs auf Arria V- oder Arria V SoC-Geräte abzielen (außer Arria V GZ-Geräte), oder wenn Sie ein timing-ähnliches Problem debuggen, führen Sie die Zeitablaufanalyse unter Verwendung des verfügbaren Timing-Modell-Patches wie folgt erneut aus:

    1. Sichern Sie die Design-Datenbank.
    2. Öffnen Sie das Design in der früheren Quartus® II Softwareversion und exportieren Sie dann die Datenbank. Klicken Sie im Menü "Projekt" auf Datenbank exportieren. Wenn Sie dazu aufgefordert werden, exportieren Sie die Datenbank in das vorgeschlagene export_db verzeichnis.
    3. Starten Sie die Quartus II Software mit dem installierten Timing-Modell-Patch.
    4. Öffnen Sie das Projekt. Wenn Sie dazu aufgefordert werden, die ältere Datenbankversion zu überschreiben, klicken Sie auf \'Yes' (Ja) und importieren Sie die Datenbank aus dem export_db Verzeichnis.
    5. Führen Sie den TimeQuest Timing Analyzer im Design aus.
    6. Wenn Timing-Verletzungen vorliegen, können Sie den Timing-Modell-Patch erneut kompilieren, um den zeitlichen Ablauf des Designs zu schließen.

    Schritte zur Verbesserung des Timing-Abschlusses (UniPHY-Quartalsrate DDR3)
    Um den zeitlichen Abschluss der UniPHY DDR3-Schnittstellen mit Viertelrate auf Arria V- oder Arria V SoC-Geräten zu verbessern, empfiehlt Altera, die Phase der Taktdomäne sofort in der Peripherie-Clock-Domain zu ändern. Führen Sie diese Schritte durch, um den Zeitlichen Abschluss mit dem Timing-Modell-Patch zu erleichtern.
    1. Erstellen Sie eine neue Textdatei und benennen Sie sie "quartus.ini"
    2. Speichern Sie diese Datei in Ihrem Home-Verzeichnis. Die unten stehenden Beispiele sind Heimverzeichnisse, können sich jedoch auf Ihrem Computer basierend auf Ihren Umgebungsvariablen unterscheiden.
      • Für Windows: C:\Users\
      • Für Linux: /home/
    3. Fügen Sie den folgenden INI-Befehl in die Datei quartus.ini ein, um die Setup-Beziehung um den angegebenen Phasenwert zu erhöhen.
      • uniphy_av_hr_clock_phase =

      Die zu verwendenden Rechtlichen sind depositioniert von 22,5° ab dem Standardwert von 360° (d. h. die in die quartus.ini-Datei eingefügt werden sollen, sind 337,5°, 315°, 292,5°, 270°, usw.).
      Zum Beispiel:
      • Durch das uniphy_av_hr_clock_phase=337.5 Einfügen wird die Standardeinstellungsbeziehung um 22,5 ° erhöht.
      • Durch das uniphy_av_hr_clock_phase=315 Einfügen wird die Standardeinstellungsbeziehung um 45 ° erhöht.
      • Durch das uniphy_av_hr_clock_phase=292.5 Einfügen wird die Standardeinstellungsbeziehung um 67,5 ° erhöht.
      • Durch das uniphy_av_hr_clock_phase=270 Einfügen wird die Standardeinstellungsbeziehung um 90 ° erhöht.
    4. Erstellen Sie die UniPHY-IP erneut, kompilieren Sie das Design und stellen Sie sicher, dass der Zeitablauf geschlossen wird.

    Schritte zur Verbesserung des Timing-Abschlusses (LVDS Tx)
    Um den zeitlichen Abschluss in LVDS Tx auf Arria V- oder Arria V SoC-Geräten zu verbessern, empfiehlt Altera, die Phase der Taktdomäne sofort in der Peripherie-Clock-Domain zu ändern. Befolgen Sie diese Schritte, um den Timing-Abschluss mit dem Timing-Modell-Patch* zu erleichtern.

    1. Erstellen Sie eine neue Textdatei und benennen Sie sie "quartus.ini"
    2. Speichern Sie diese Datei in Ihrem Projektverzeichnis.
    3. Fügen Sie den folgenden INI-Befehl in die Datei quartus.ini ein, um die Phasenwechselfunktion zu aktivieren. Dadurch wird die Einrichtungsbeziehung der Übertragungen standardmäßig um 400ps erhöht.
      • av_lvds_c2p_sclk_phase_shift_en = on

    4. Löschen Sie die Db- und incremental_db Verzeichnisse im Projekt, kompilieren Sie das Design erneut und stellen Sie sicher, dass der Zeitablauf geschlossen wird.
    5. Wenn das Timing nach Verwendung des oben genannten Befehls nicht erfüllt wird, versuchen Sie es mit anderen Phasenwechselwerten, indem Sie den folgenden Befehl in der gleichen quartus.ini-Datei hinzufügen und Schritt 4 wiederholen.
      • av_lvds_c2p_sclk_phase_shift =

    Hinweis: Der Phasenwert ist in ps, der nicht in der ini-Variable enthalten sein darf.

    Um das Timing-Modell zu aktualisieren, laden Sie das für Ihre Version der Quartus II Software geeignete Patch herunter und installieren Sie es.

    Das Timing-Modell-Update wird version 15.0 Update 2 der Quartus II Software enthalten.

    Zugehörige Produkte

    Dieser Artikel bezieht sich auf 4 Produkte

    เอฟพีจีเอ Arria® V GT
    เอฟพีจีเอ Arria® V GX
    Arria® V ST SoC-FPGA
    Arria® V SX SoC-FPGA

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