DisplayPort Sink General Register Bit beschädigt für RX Maximale Lane-Anzahl weniger als 4

Die DisplayPort-Sink-Allgemeine Register-Adresse 0x0001 (DPRX_RX_STATUS) beschädigt, wenn Sie die maximale RX-Lane-Anzahl (RX_MAX_LANE_COUNT) auf 2 konfigurieren oder 1.

DPRX_RX_STATUS Definition:

• Bit16: SYNC_LOSS
• Bit7: SYM_LOCK Lane3
• Bit6: SYM_LOCK Lane2
• Bit5: SYM_LOCK Lane1
• Bit4: SYM_LOCK Lane0
• Bit3: CR_DONE Lane3
• Bit2: CR_DONE Lane2
• Bit1: CR_DONE Lane1
• Bit0: CR_DONE Lane0

Wenn Sie jedoch die maximale RX-Lane-Anzahl auf 2 oder 1 konfigurieren, wird das Register-Bit Die Definition wird verschoben.

Dieses Problem führt dazu, dass der RX-Kern das Link-Training im AUX_GPU Modus ausfallen lässt, da der Software-API erkennt SYM_LOCK aufgrund der Verlagerung der Bits nicht.

Um dieses Problem zu umgehen, stellen Sie die Software-API ein, um die verschobenen DPRX_RX_STATUS Definition:

Wenn RX_MAX_LANE_COUNT = 4 (der Standarddefinition folgen)

• Bit16: SYNC_LOSS
• Bit7: SYM_LOCK Lane3
• Bit6: SYM_LOCK Lane2
• Bit5: SYM_LOCK Lane1
• Bit4: SYM_LOCK Lane0
• Bit3: CR_DONE Lane3
• Bit2: CR_DONE Lane2
• Bit1: CR_DONE Lane1
• Bit0: CR_DONE Lane0

Wenn RX_MAX_LANE_COUNT = 2

• Bit12: SYNC_LOSS
• Bit3: SYM_LOCK Lane1
• Bit2: SYM_LOCK Lane0
• Bit1: CR_DONE Lane1
• Bit0: CR_DONE Lane0

Wenn RX_MAX_LANE_COUNT = 1

• Bit10: SYNC_LOSS
• Bit1: SYM_LOCK Lane0
• Bit0: CR_DONE Lane0

Dieses Problem wurde in Version 16.0 Update 1 des DisplayPort IP-Kerns behoben.