Die Quartus® II Softwareversionen 7.0 und früher können diese Warnmeldung generieren, wenn Sie eine Variable verwenden, um eine Schleife in Verilog HDL wie im folgenden Beispiel zu steuern:
if ( !rst_n )
begin
for ( i = 0; i < depth; i = i 1)
mem[i] = {width{1'b0}} ;
end
Dieses Problem ist ab Version 7.1 der Quartus II Software behoben.
Im oben genannten Beispiel geben die Quartus II Softwareversionen 7.0 und früher die Warnung für eine temporäre Schleife, die kein Signal im endgültigen Design ist. Im Beispiel wird die Variable "i" für das Looping verwendet, und sie wird vor dem Beginn der Schleife im Verilog-Code initialisiert, wird aber im rest des Codes nicht verwendet. Die Software synthetische einen Riegel für diese temporäre Variable. In der finalen Design-Netlist wird die Verriegelung nicht für die Logik verwendet, und daher wird sie entfernt. Die Software behebt jedoch die abgeleitete Verriegelungswarnfunktion, bevor sie Signale ohne Lüfter entfernt.
Sofern Sie sich nicht auf die Variable außerhalb des Always-Konstrukts beziehen, entfernt die Quartus II Softwaresynthese die Verriegelung, und Sie können die Warnung ignorieren.