Artikel-ID: 000081038 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 30.06.2014

JESD204B IP-Core ed_synth Timing-Fehler (Arria V)

Umgebung

    Intel® Quartus® II Anmeldungs-Edition
BUILT IN - ARTICLE INTRO SECOND COMPONENT

Kritisches Problem

Beschreibung

Das JESD204B IP-Core-Designbeispiel weist eine Haltezeitverletzung auf zum Transceiver.

Dieses Problem betrifft alle Versionen, die den JESD204B unterstützen IP-Kern.

Lösung

Sie können den Befehl set_min_delay verwenden, um die Absolute zu ändern. minimale Verzögerung für den Pfad. Der zu verwendenden Wert hängt vom Negativen ab Slack, den Sie sehen.

Wenden Sie beispielsweise in einem Fall, in dem das negative Slack = –0.04 gilt ein Wert von 0,1 ns (mit rund 0,06 ns als Guardband).

wenn {$::quartus(nameofstackutable) == "quartus_fit"} {

set_min_delay [get_keepers

{*inst_av_hssi_8g_tx_pcs|wys~BURIED_SYNC_DATA*}] 0,100 nm

}

Zugehörige Produkte

Dieser Artikel bezieht sich auf 1 Produkte

Intel® programmierbare Geräte

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