Einige 40-100-GbE-IP-Core-Registeradressen mit geringer Latenz stimmen nicht mit dem Benutzerhandbuch überein

Mehrere Register im IP-Kern mit niedriger Latenz von 40 bis 100 GbE sind verfügbar bei tatsächlichen Adressen, die nicht mit den dokumentierten Adressen übereinstimmen in der geringen Latenz 40- und 100-Gbit/s Ethernet MAC und PHY MegaCore Funktions-Benutzerhandbuch.

Tatsächliche Position des TX Statistikmodulregisters TXSTAT_NAME_2 ist 0x84E

Tatsächliche Position des RX Statistikmodulregisters RXSTAT_NAME_2 ist 0x94E

Tatsächliche Position des PTP-Modulregisters TX_PTP_CLK_PERIOD ist 0xA01

Tatsächliche Position des PTP-Modulregisters TX_PTP_TOD ist zu 0xA04 0xA02

Die tatsächliche Position des PTP-Moduls TX_PTP_STATUS ist 0xA05

Die tatsächliche Position des PTP-Moduls RX_TP_CLK_PERIOD ist 0xB01

Um dieses Problem zu umgehen, verwenden Sie die tatsächlich aufgeführten Adressen in diesem Erratum, um auf diese Register zuzugreifen. Einige dieser tatsächlichen Die Positionen sind dokumentiert, um Kratzerregister oder IP-Kernveränderung zu halten. Identifizierung von "Identifier". Verwenden Sie diese Nicht, bis das Problem behoben ist. Speicherorte für die im Benutzerhandbuch angegebenen Zwecke.

Dieses Problem wurde in Version 14.0 der niedrigen Latenz 40 behoben. und 100-Gbit/s Ethernet MAC und PHY MegaCore Funktion.