Aufgrund eines Problems in der Quartus® II Softwareversion 14.0 sehen Sie möglicherweise den obigen Fehler" beim Kompilieren der Seriallite III Intel® FPGA IP für Stratix® V-Geräte.
Sie können die folgenden Parameter aus der früheren v13.1.4 Seriallite III Intel FPGA IP RTL-Datei der obersten Ebene extrahieren und dann auf die 14.0 Seriallite III Intel FPGA IP-Version übertragen.
reference_clock_frequency = > "xxx.x MHz",
pll_ref_freq = > "xxx.x MHz",
data_rate = > "xxxxx.x Mbit/s"
Alternativ können Sie die 13.1.4 Seriallite III Intel FPGA IP-Version des RTL verwenden und diese in der Quartus II Software v14.0 kompilieren.
Dieses Problem wurde ab Quartus II Software 14.0.1 behoben.