Kritisches Problem
Beschreibung
Wenn Sie Ihre Designs mit dem DDR- oder DDR2-SDRAM-Controller kompilieren Version 9.1 und neuer: Die folgenden Warnungen zu Regelverstößen werden angezeigt:
Rule A103: Design should not contain delay chains.
Rule C104: Clock signal source should drive only clock
input ports.
Rule R105: The reset signal that is generated in one
clock domain and used in another clock domain should be synchronized.
Rule C106: Clock signal source should not drive registers
triggered by different clock edges.
Dieses Problem betrifft alle Designs, die den DDR- oder DDR2-SDRAM verwenden Controller Version 9.1 und neuer.
Lösung
Verwenden Sie hochleistungsfähige Controller mit ALTMEMPHY oder UniPHY Statt.
Dieses Problem wird nicht behoben.