Artikel-ID: 000080968 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 11.09.2012

Was passiert mit der p_clk, core_clk_out und Avalon Schnittstellenbreite, wenn der PCIe-Kern unten trainiert wird?

Umgebung

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Beschreibung

Der PCI-Express-Kern® funktioniert immer wie in der ursprünglichen Konfiguration angegeben. Die breite core_clk_out und Avalon® Schnittstelle bleibt unverändert.

Angenommen, der Hard IP PCIe-Kern ist als Gen2x8 konfiguriert, mit pclk=500 MHz, core_clk_out=250 MHz und Avalon width=128. Wenn es auf Gen1x1 heruntertrainiert wird, funktioniert es in Gen1-Einstellungen mit pclk=250 MHz, core_clk_out=250 MHz und Avalon width=128.

 

Auflösung

Die oben beschriebene Beschreibung gilt sowohl für hard IP als auch soft IP.

 

 

 

Zugehörige Produkte

Dieser Artikel bezieht sich auf 5 Produkte

เอฟพีจีเอ Stratix® IV GX
เอฟพีจีเอ Stratix® IV GT
เอฟพีจีเอ Arria® II GX
เอฟพีจีเอ Arria® II GZ
เอฟพีจีเอ Cyclone® IV GX

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