Dieser Fehler tritt in der ModelSim-Software® für VHDL-Designs auf. (Ähnliche Fehler können in anderen EDA-Simulationstools auftreten).
Wenn die Quartus® II Software eine VHDL-Gate-Level-Netliste für Simulationstools (*.vho) von Drittanbietern für ein Design generiert, das eine On-Chip-Debugging-Lösung unter Verwendung des JTAG-Ports (wie z. B. der SignalTap® II Logikanalysator oder ein SOPC Builder JTAG UART) enthält, enthält die Netzliste die folgenden JTAG-Ports:
- altera_reserved_tms
- altera_reserved_tck
- altera_reserved_tdi
- altera_reserved_ntrst
- altera_reserved_tdo
Der Fehler tritt auf, wenn Sie die Entität der obersten Ebene mit einem Testbench in einem Simulationstool eines Drittanbieters simulieren, wenn Sie diese JTAG-Ports nicht in der erstklassigen Komponentendeklaration und -instanziierung angeben.
Um dieses Problem zu vermeiden, geben Sie die JTAG-Ports in der Komponentendeklaration und Instanziierung der Entität in Ihrem Testbench an, wie unten gezeigt:
COMPONENT <entity name>
PORT (
altera_reserved_tms : IN std_logic;
altera_reserved_tck : IN std_logic;
altera_reserved_tdi : IN std_logic;
altera_reserved_ntrst : IN std_logic;
altera_reserved_tdo : OUT std_logic;
...
);
Sie können diese altera_reserved* Pins auf eine Logikstufe 0 in Ihrem Testbench wie folgt einstellen, da Sie während der Simulation keine Daten auf diesen Ports steuern.
<instance name> : <entity name>
PORT MAP (
altera_reserved_tms => '0',
altera_reserved_tck => '0',
altera_reserved_tdi => '0',
altera_reserved_ntrst => '0',
altera_reserved_tdo => tdo,
...
);