Aufgrund eines Problems mit dem Altera PLL-Simulationsmodell in den Quartus® II Softwareversionen 12.0 und früher kann die PLL die Simulation nicht blockieren, wenn der areset
Port zu Beginn der Simulation nicht hoch ist.
Dieses Problem betrifft sowohl die Gate-Level- als auch die RTL-Simulation für Designs, die auf Stratix® V-, Arria® V- und Cyclone® V-Geräte abzielen.
Um dieses Problem zu vermeiden, stellen Sie sicher, dass Simulationen mit dem Altera PLL mit areset
hoch beginnen.
Dieses Problem wurde ab der Quartus II Softwareversion 12.0 SP1 behoben.