Artikel-ID: 000080904 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 25.03.2013

Warum kann meine Altera PLL nicht in der Simulation gesperrt werden?

Umgebung

  • Intel® Quartus® II Anmeldungs-Edition
  • PLL
  • Simulation
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Beschreibung

    Aufgrund eines Problems mit dem Altera PLL-Simulationsmodell in den Quartus® II Softwareversionen 12.0 und früher kann die PLL die Simulation nicht blockieren, wenn der areset Port zu Beginn der Simulation nicht hoch ist.

    Dieses Problem betrifft sowohl die Gate-Level- als auch die RTL-Simulation für Designs, die auf Stratix® V-, Arria® V- und Cyclone® V-Geräte abzielen.

    Lösung

    Um dieses Problem zu vermeiden, stellen Sie sicher, dass Simulationen mit dem Altera PLL mit areset hoch beginnen.

    Dieses Problem wurde ab der Quartus II Softwareversion 12.0 SP1 behoben.

    Zugehörige Produkte

    Dieser Artikel bezieht sich auf 14 Produkte

    Cyclone® V ST SoC-FPGA
    Cyclone® V SX SoC-FPGA
    เอฟพีจีเอ Cyclone® V GT
    เอฟพีจีเอ Cyclone® V GX
    Cyclone® V SE SoC-FPGA
    เอฟพีจีเอ Cyclone® V E
    Arria® V ST SoC-FPGA
    Arria® V SX SoC-FPGA
    เอฟพีจีเอ Arria® V GT
    เอฟพีจีเอ Arria® V GX
    เอฟพีจีเอ Stratix® V GT
    เอฟพีจีเอ Stratix® V GS
    เอฟพีจีเอ Stratix® V E
    เอฟพีจีเอ Stratix® V GX

    Der Inhalt dieser Seite ist eine Kombination aus menschlicher und computerbasierter Übersetzung des originalen, englischsprachigen Inhalts. Dieser Inhalt wird zum besseren Verständnis und nur zur allgemeinen Information bereitgestellt und sollte nicht als vollständig oder fehlerfrei betrachtet werden. Sollte eine Diskrepanz zwischen der englischsprachigen Version dieser Seite und der Übersetzung auftreten, gilt die englische Version. Englische Version dieser Seite anzeigen.