Artikel-ID: 000080876 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 19.03.2014

Warum wird der Zeitpunkt nicht in meiner Stratix V Hard IP für PCI Express unter Quartus 13.1 geschlossen?

Umgebung

  • Intel® Quartus® II Anmeldungs-Edition
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Beschreibung Das Timing kann möglicherweise nicht in der Stratix® V Hard IP für PCI Express® geschlossen werden, da Einschränkungen bei internen Takten, die sich in separaten Domains befinden, fehlen.
    Lösung

    Die fehlenden Beschränkungen können Ihrer sDC-Datei (Synopsis Design Constraint) der obersten Ebene wie unten hinzugefügt werden:

    set_false_path -von [get_clocks {reconfig_xcvr_clk}] -zu [get_clocks {*|altpcie_hip_256_pipen1b|stratixv_hssi_gen3_pcie_hip|coreclkout}]
    set_false_path -von [get_clocks {*|altpcie_hip_256_pipen1b|stratixv_hssi_gen3_pcie_hip|coreclkout}] -zu [get_clocks {reconfig_xcvr_clk}]

    Zugehörige Produkte

    Dieser Artikel bezieht sich auf 3 Produkte

    เอฟพีจีเอ Stratix® V GX
    เอฟพีจีเอ Stratix® V GT
    เอฟพีจีเอ Stratix® V GS

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