Artikel-ID: 000080866 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 17.07.2019

Riviera* Simulationsfehler der Stratix® 10 Avalon®-Streaming- und Single Root I/O Virtualization (SRIOV)-Schnittstelle für PCI Express* Solutions IP.

Umgebung

  • Intel® Quartus® Prime Pro Edition
  • Avalon-ST Intel® Stratix® 10 Hard IP für PCI Express*
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Kritisches Problem

    Beschreibung

    Aufgrund eines Problems mit dem ALDEC* Riviera* Simulationstool wird der folgende oder ein ähnlicher Fehler bei der Simulation der Stratix® 10 Avalon® Streaming- und Single Root I/O Virtualization (SRIOV)-Schnittstelle für PCI Express* Solutions IP angezeigt.

    ALOG: Fehler: VCP2950 SEG_WIDTH*2 ist keine gültige rechte Seite von defparam.

    Lösung

    Bei Verwendung des Simulationstools ALDEC* Riviera* steht kein Problemumgehungstool zur Verfügung. Dieses Problem tritt bei anderen unterstützten Simulatoren nicht auf.

    Dieses Problem wurde an ALDEC* gemeldet.

    Zugehörige Produkte

    Dieser Artikel bezieht sich auf 5 Produkte

    เอฟพีจีเอ Intel® Stratix® 10 GX
    Intel® Stratix® 10 GT SoC-FPGA
    เอฟพีจีเอ Intel® Stratix® 10 MX
    เอฟพีจีเอ Intel® Stratix® 10 TX
    Intel® Stratix® 10 FPGAs und SoC FPGAs

    Benötigen Sie weitere Hilfe?

    Support kontaktieren

    Disclaimer/Rechtliche Hinweise

    1

    Alle Posts und die Nutzung der Inhalte auf dieser Website unterliegen den Intel.com Nutzungsbedingungen.

    Der Inhalt dieser Seite ist eine Kombination aus menschlicher und computerbasierter Übersetzung des originalen, englischsprachigen Inhalts. Dieser Inhalt wird zum besseren Verständnis und nur zur allgemeinen Information bereitgestellt und sollte nicht als vollständig oder fehlerfrei betrachtet werden. Sollte eine Diskrepanz zwischen der englischsprachigen Version dieser Seite und der Übersetzung auftreten, gilt die englische Version. Englische Version dieser Seite anzeigen.