Artikel-ID: 000080855 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 23.01.2020

Warum ist die Latenz beim Control Status Register (CSR) bei back-to-back-verschachtelten Lesevorgängen zwischen TX- und RX-Statistikzählern im Triple-Speed-Ethernet-Intel® FPGA IP, der im 10-Mbit/s-Geschwindigkeitsmodus betrieben wird, ungl...

Umgebung

  • Intel® Quartus® Prime Pro Edition
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Kritisches Problem

    Beschreibung

    Aufgrund eines Problems in der Intel® Quartus® Prime Software Version 19.1 und 19.2 wird bei zwischen TX- und RX-Statistikzählern in der Triple-Speed-Ethernet-Intel® FPGA IP, die im 10-Mbit/s-Geschwindigkeitsmodus betrieben werden, ungleichmäßige CSR-Latenz beobachtet.

    Lösung

    Um dieses Problem zu umgehen, fügen Sie das Intervall von mehr als 1300 nm zwischen einem beliebigen Tx-Pfadstatistik-Zähler, der gelesen wird, zum Rx-Pfadstatistik-Zählerleser hinzu.

     

    Dieses Problem wurde ab der Intel® Quartus® Prime Pro Software Version 19.3 behoben.

    Zugehörige Produkte

    Dieser Artikel bezieht sich auf 3 Produkte

    เอฟพีจีเอ Intel® Cyclone® 10 GX
    Intel® Arria® 10 FPGAs und SoC FPGAs
    Intel® Stratix® 10 FPGAs und SoC FPGAs

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