Artikel-ID: 000080852 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 24.09.2019

Warum schlägt die Designbeispiel-Simulation in NCSim oder Xcelium für die Low Latency 100G Ethernet Intel® Stratix® 10 FPGA IP Core Variante fehl, wenn die Optionen "Enable RS-FEC" oder "Enable Dynamic RS-FEC" ausgewählt werden?

Umgebung

  • Intel® Quartus® Prime Pro Edition
  • Niedrige Latenz 100G Ethernet Intel® FPGA IP
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Kritisches Problem

    Beschreibung

    Aufgrund eines Problems in der Intel® Quartus® Prime Pro Edition Software Version 18.1 und früher, Simulation des Design-Beispiels für die Low Latency 100G Ethernet Intel® Stratix® 10 FPGA IP-Kern-Variante mit der Option "RS-FEC aktivieren" oder
    Die ausgewählten Optionen "Enable Dynamic RS-FEC" schlagen in NCSim oder Xcelium fehl. Dieser Fehler hat in der Regel die Form:

    *F,NOSNAP: Snapshot 'basic_avl_tb_top' existiert nicht in den Bibliotheken.

    Lösung

    Um dieses Problem zu umgehen, wählen Sie im Parametereditor der IP weder die Optionen Enable RS-FEC noch Enable Dynamic RS-FEC (Dynamische RS-FEC aktivieren) oder Enable Dynamic RS-FEC (Dynamisches RS-FEC aktivieren) aus, wenn Sie das Designbeispiel für die Simulation in NCSim oder Xcelium generieren.

    Zugehörige Produkte

    Dieser Artikel bezieht sich auf 1 Produkte

    Intel® Stratix® 10 FPGAs und SoC FPGAs

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