Beim Einsatz von Intel® FPGA IP für zwei Konfigurationen auf MAX®10 wird wie unten dargestellt ein uneingeschränkter Takt gemeldet:
altera_dual_boot:dual_boot_0|alt_dual_boot_avmm:alt_dual_boot_avmm_comp|alt_dual_boot:alt_dual_boot|ru_clk
Um dieses Problem zu umgehen, generieren Sie Zeitbeschränkungen, einschließlich dem Befehl "create_generated_clock" in der SDC-Datei.
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