Artikel-ID: 000080842 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 28.01.2019

Warum schlägt die 100-GBit-Ethernet-Intel® FPGA IP mit geringer Latenz das Timing auf Intel® Stratix® 10 FPGA fehl?

Umgebung

  • Intel® Quartus® Prime Pro Edition
  • Niedrige Latenz 100G Ethernet Intel® FPGA IP für Arria® 10 und Stratix® V
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Kritisches Problem

    Beschreibung

    Beim Einsatz der 100G-Ethernet-Intel® FPGA IP mit geringer Latenz und/oder aktiviertem RSFEC bzw. KR-Modus auf Intel® Stratix® 10 FPGA können Timing-Verletzungen beobachtet werden.

    Lösung

    Um diese Timing-Verletzungen zu umgehen, wenn Sie Intel® Quartus® Prime Version 18.0 oder 18.1 verwenden:

    • Eine.Prüfen das Geringe Latenz mit 100 G Ethernet Intel® FPGA IP Platzierung mit dem Quartus Prime Chip Planner.
      • Wenn ein Hard-Block im Kern der Platzierung der Intel® Stratix® 10-100G-IP-Platzierung im Weg ist, kann er ein langes Routing verursachen und zu einem fehlerhaften Timing führen.
      • Wenn dies der Fall ist, wählen Sie bitte nach Möglichkeit einen anderen Satz von Transceiver-Standorten aus.
    • b. Versuchen Sie es mit Seed-Sweeping, um ein besseres Timing-Ergebnis zu erzielen.

    Dieses Problem wurde verbessert, aber nicht behoben in Version 19.1 der Intel® Quartus® Prime Edition Software.

    Zugehörige Produkte

    Dieser Artikel bezieht sich auf 4 Produkte

    เอฟพีจีเอ Intel® Stratix® 10 GX
    Intel® Stratix® 10 GT SoC-FPGA
    เอฟพีจีเอ Intel® Stratix® 10 MX
    เอฟพีจีเอ Intel® Stratix® 10 TX

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