Artikel-ID: 000080830 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 30.01.2019

Warum generiert die Intel® Stratix® 10 Avalon®-ST PCI Express* Hard IP für H-Tile-Geräte mit Multifunktions aktiviert RTL mit max_read_req_size Parameter für PF2 und PF3 auf 0?

Umgebung

    Intel® Quartus® Prime Pro Edition
    Avalon-ST Intel® Stratix® 10 Hard IP für PCI Express*
    PCI Express*
BUILT IN - ARTICLE INTRO SECOND COMPONENT

Kritisches Problem

Beschreibung

Aufgrund eines Problems mit der Intel® Quartus® Prime Pro Version 18.0 generiert die Intel® Stratix® 10 Avalon®-ST PCI Express* Hard IP für H-Tile-Geräte mit aktivierter Multifunktionsfunktion RTL mit dem max_read_req_size Parameter für PF2 und PF3 auf 0 anstatt auf 2, wie in der PCIe*-Spezifikation angegeben.

Lösung

Dieses Problem wurde in Intel® Quartus® Prime Pro Version 18.1 behoben.

Zugehörige Produkte

Dieser Artikel bezieht sich auf 1 Produkte

Intel® Stratix® 10 FPGAs und SoC FPGAs

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