Artikel-ID: 000080828 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 16.03.2021

Warum bleiben die stabilen und auflösungsfähigen Bits im Statusregister des getakteten Videoeingangs II Intel® FPGA IP bei 0 hängen?

Umgebung

    Intel® Quartus® Prime Standard Edition
    Intel® Quartus® Prime Pro Edition
    Getakteter Videoeingang II (4K Bereit) Intel® FPGA IP
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Beschreibung

Aufgrund eines Problems mit dem Intel® FPGA IP des getakteten Videoeingangs II (4K Ready) in Intel® Quartus® Prime Software Version 17.0 kann das obige Problem auftreten, wenn Sie den eingebetteten Synchronisierungsmodus verwenden.

Lösung

Es gibt keine Problemumgehung für dieses Problem.

Zugehörige Produkte

Dieser Artikel bezieht sich auf 8 Produkte

Cyclone® IV FPGAs
Stratix® V FPGAs
Cyclone® V FPGAs und SoC FPGAs
Intel® Arria® 10 FPGAs und SoC FPGAs
Intel® Cyclone® 10 Düşük Güç FPGA
Arria® V FPGAs und SoC FPGAs
Stratix® IV FPGAs
Arria® II FPGAs

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