Artikel-ID: 000080827 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 28.01.2019

Warum schlägt die Avalon®-MM-Intel® Stratix® 10 Hard IP für die dynamisch generierten Design-Beispiele von PCI* Express-IP Intel® Stratix® 10 ES1- und ES2-Geräten fehl?

Umgebung

  • Intel® Quartus® Prime Pro Edition
  • Avalon-MM Intel® Stratix® 10 Hard IP für PCI Express*
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Kritisches Problem

    Beschreibung

    Aufgrund eines Problems mit der Intel® Quartus® Prime Pro Ediiton Software Version 18.0 und 18.1 schlägt die Avalon®-MM-Intel® Stratix® 10 Hard IP für das dynamische generierte Designbeispiel von PCI Express IP die statische Zeitgebungsanalyse fehl.

    Lösung

    Dieses Problem wird ab der Intel® Quartus® Prime Pro Edition Software Version 18.1.1 behoben.

    Zugehörige Produkte

    Dieser Artikel bezieht sich auf 1 Produkte

    Intel® Stratix® 10 FPGAs und SoC FPGAs

    Benötigen Sie weitere Hilfe?

    Support kontaktieren

    Disclaimer/Rechtliche Hinweise

    1

    Alle Posts und die Nutzung der Inhalte auf dieser Website unterliegen den Intel.com Nutzungsbedingungen.

    Der Inhalt dieser Seite ist eine Kombination aus menschlicher und computerbasierter Übersetzung des originalen, englischsprachigen Inhalts. Dieser Inhalt wird zum besseren Verständnis und nur zur allgemeinen Information bereitgestellt und sollte nicht als vollständig oder fehlerfrei betrachtet werden. Sollte eine Diskrepanz zwischen der englischsprachigen Version dieser Seite und der Übersetzung auftreten, gilt die englische Version. Englische Version dieser Seite anzeigen.