Artikel-ID: 000080820 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 03.01.2017

Warum wechselt der im Gen3-Modus konfigurierte Stratix® 10 FPGA Hard IP for PCI Express mehrmals in den Wiederherstellungszustand, wenn die Geschwindigkeit auf Gen3 geändert wird?

Umgebung

    Intel® Quartus® Prime Pro Edition
    Avalon-ST Intel® Stratix® 10 Hard IP für PCI Express*
BUILT IN - ARTICLE INTRO SECOND COMPONENT

Kritisches Problem

Beschreibung

Der Stratix® 10 L-Tile Hard IP für PCI Express*-Kern, der im Gen3-Modus konfiguriert ist, kann mehrere Wiederherstellungszyklen durchlaufen, wenn die Geschwindigkeit auf Gen3 geändert wird. Nach einigen Wiederherstellungszyklen stabilisiert sich die Verbindung im Zustand L0. Die anfängliche Verbindung mit Gen3 ist davon nicht betroffen. Die Wiederherstellungszyklen treten nur bei nachfolgenden Geschwindigkeitsänderungen nach dem ersten Link-Training zu Gen3 auf.

Lösung

Dieses Problem ist in L-Tile nicht behoben.

Zugehörige Produkte

Dieser Artikel bezieht sich auf 1 Produkte

Intel® Stratix® 10 FPGAs und SoC FPGAs

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