Artikel-ID: 000080779 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 16.11.2020

Warum ist die generierte Taktfrequenz nicht korrekt, wenn für PCI-Express-Instanzen mehrere Intel® P-Tile Avalon-ST vorhanden sind?

Umgebung

  • Intel® Quartus® Prime Pro Edition
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Beschreibung

    Aufgrund eines Problems in der Intel® Quartus® Prime Pro Edition Software Version 20.3 werden PCIe-Takte möglicherweise nicht korrekt generiert, wenn mehrere Intel P-Tile Avalon-ST für PCI-Express-Instanzen mit unterschiedlichen Konfigurationen vorhanden sind. Dieses Problem tritt bei Designs auf, die auf Intel® Agilex® P-Tile-Geräte abzielen. Die IP-generierte SDC-Datei enthält Wildcards zum Abgleichen des Taktweges. Dies führt dazu, dass nur die SDC-Datei der ersten PCIe-IP korrekt gelesen wird.

    Auflösung

    Um das Problem zu beheben, verwenden Sie die angeschlossene SDC-Datei, um die in /intel_pcie_ptile_ast_310/intel_ptile_pcie.sdc generierte Datei zu ersetzen.

    intel_ptile_pcie.sdc

    Das Problem wurde in der Intel® Quartus® Prime Pro Edition Software Version 20.4 behoben.

    Zugehörige Produkte

    Dieser Artikel bezieht sich auf 1 Produkte

    Intel® Agilex™ 7 FPGAs und SoC-FPGAs der F-Reihe

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