Während der vollständigen Kompilierung wird möglicherweise die folgende Fehlermeldung angezeigt. Dies ist auf eine falsche CMU PLL-Inkubatorzeit zurückzuführen. Möglicherweise treten aufgrund desselben Problems einige Simulationsprobleme auf.
Um diesen Fehler zu beheben, öffnen Sie die _riophy_gxb.v, ändern Sie die
alt2gxb_component.cmu_pll_inclock_period = 1000000/Eingabe-Taktfrequenz aus dem falschen Wert. Dann regenerieren Sie das IP Functional Simulation-Modell des RapidIO® MegaCore®.
So regenerieren Sie ein IP Functional Simulationsmodell:
1. Öffnen Sie eine Eingabeaufforderung und leiten Sie den Pfad zu Ihrem Projektverzeichnis weiter.
2. Geben Sie die folgende Befehlszeile ein, um das IP Functional Simulationsmodell für die IP MegaCore mit der quartus_map Befehlszeilenoption SIMGEN_RAND_POWERUP_FFS=AUS zu generieren:
quartus_map --simgen --simgen_parameter="CBX_HDL_LANGUAGE=Verilog,SIMGEN_RAND_POWERUP_FFS=OFF" --family=stratixiv \
--source="./rio_rio.v" \
--source="./rio_riophy_gxb.v" \
--source="./rio_phy_mnt.v" \
--source="./rio_riophy_xcvr.v" \
--source="./rio_riophy_dcore.v" \
--source="./rio_riophy_reset.v" \
--source="./rio_concentrator.v" \
--source="./rio_drbell.v" \
--source="./rio_io_master.v" \
--source="./rio_io_slave.v" \
--source="./rio_maintenance.v" \
--source="./rio_reg_mnt.v" \
--source="./rio_transport.v" \
.v
3. Sie müssen die Befehlszeile basierend auf den korrekten Geräte- und HDL-Informationen ändern.
Beispiel: "CBX_HDL_LANGUAGE=Verilog" oder "CBX_HDL_LANGUAGE=HDL"
"--family=Stratix® IV" oder = einer der "Arria® II GX, Cyclone® IV, Arria GX, Stratix II GX"
4. Nach dem Befehl wird die Software Quartus® II eine neue IP Functional Simulation Model-Datei mit den geänderten CMU PLL-Inclock-Einstellungen erneut erstellen.
Fehler: "Rio_rio:rio_rio_inst|rio_riophy_xcvr:riophy_xcvr|rio_riophy_gxb:riophy_gxb|alt2gxb:alt2gxb_component|channel_rec[0].receive" muss sich im Frequenzbereich von 50,0 MHz bis 623,1 MHz bewegen.