Artikel-ID: 000080733 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 04.07.2016

Timing-Verletzung für Arria 10 DisplayPort-Design

Umgebung

  • Intel® Quartus® Prime Pro Edition
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Kritisches Problem

    Beschreibung

    Wenn Sie das DisplayPort-Design für Arria 10 Geräte ausführen, kann das Design auftreten Timing-Verletzung des rx_restart Signals. Dieses Signal wird getaktet als rx_std_clkout im DisplayPort IP-Kern, stellt aber eine Verbindung zum Reset her Pin im Reset-Controller, der auf der Memory-Mapped-Taktfrequenz (Avalon-MM) Avalon ausgeführt wird Domäne.

    Lösung

    Um dieses Problem zu beheben, fügen Sie einen Reset-Synchronizer für die rx_restart Signal auf der obersten Ebene, bevor Sie eine Verbindung zum Reset herstellen Controller.

    Dieses Problem wurde in Version 15.1 Update 1 des DisplayPort IP-Kerns behoben.

    Zugehörige Produkte

    Dieser Artikel bezieht sich auf 1 Produkte

    Intel® Arria® 10 FPGAs und SoC FPGAs

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