Kritisches Problem
Dieses Problem betrifft DDR2- und DDR3-Produkte.
Für Arria V- und Cyclone V-Geräte müssen Sie das resultierende ändern RTL-Code, wenn Sie eine harte Schnittstelle oben auf der Verbindung verbinden möchten Gerät mit einem unten.
Die Problemumgehung für dieses Problem lautet:
Der I/O-Pin pll_ref_clk kann nicht zu beiden geleitet werden.
die plLs oben und unten; Daher ist es notwendig, die
I/O über das GCLK-Netzwerk und Lüfter auf beide PLLs.
Fügen Sie die folgenden Zeilen zu Ihrer RTL-Datei hinzu:
wire global_pll_ref_clk;
altclkctrl #( .clock_type("GLOBAL CLOCK"), .number_of_clocks(1)
) global_pll_ref_clk_inst ( .inclk(pll_ref_clk),.outclk(global_pll_ref_clk));
Ersetzen des Eingangssignals pll_ref_clk in Ihren hmi0 und hmi1 Instanziierungen
mit global_pll_ref_clk.
Dieses Problem wird in einer zukünftigen Version behoben.