Ja, es besteht ein Problem beim Timing des Samplingfensters in Stratix® III Geräten, wenn ein ALTLVDS-Empfänger im nicht-DPA-Modus für EP3SL200F1517 und EP3SE260F1517 Geräte verwendet wird. Nur AltLVDS-Empfänger im Nicht-DPA-Modus, die von einer Eck-PLL angetrieben werden, sind von diesem Problem für Designs betroffen, die in der Quartus® II Softwareversion 9.1SP1 und früher kompiliert wurden. Die LVDS-Empfängereingabe abtastt die Eingabedaten in der Nähe des Übergangsbereichs der Bitzeit anstelle der idealen Position in der Mitte der Bitzeit. Dies erhöht das Risiko eines Eingabe-Sampling-Fehlers aufgrund einer geringeren Zeitablaufsspanne.
AltLVDS-Empfänger, die von Center-PLLs angetrieben werden, sind von diesem Problem nicht betroffen (PLL_[L,R][2,3]).
Dieses Problem wurde in der Quartus II Softwareversion 9.1SP2 behoben. Bei neuen Designs wird die Lösung in der Quartus II Software den zeitlichen Spielraum auf den LVDS-Links verbessern. Bei bestehenden Designs ist das Risiko einer erneuten Kompilierung des Designs minimal mit der Bedingung, dass Sie die Timing-Analyse bei der Neukompilierung wiederholen. Jede Kern- oder I/O-Logik, die durch die PLL angetrieben wird, kann aufgrund der korrigierten PLL-Phasenverlagerung, die die Datenabtastungsposition im AltLVDS-Empfänger optimiert, einen anderen Zeitpunkt haben.
Die folgenden Patches stehen zur Behebung dieses Problems in den Quartus II Softwareversionen 9.1 und 9.1SP1 zur Verfügung. Nach der Installation des Patches müssen Sie die Aufgaben für Die Software, den Assembler und TimeQuest erneut ausführen, um die Vorteile des optimierten Sampling-Fenster-Timings zu nutzen.