Artikel-ID: 000080722 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 17.10.2011

Es können keine PLLs platziert werden, und Fehler treten auf, wenn der Pufferbetriebsmodus "Null Verzögerung" für Stratix V verwendet wird.

Umgebung

    Intel® Quartus® II Anmeldungs-Edition
    PLL
BUILT IN - ARTICLE INTRO SECOND COMPONENT

Kritisches Problem

Beschreibung

Wenn Sie den Modus "Zero Delay Buffer" (Puffer ohne Verzögerung) verwenden, wird der "Schloss" PLLs können nicht platziert werden und generiert Nachrichten, die folgenden ähnlich sind:

Error: Could not place pin .

Lösung

Platzieren Sie den externen Clock-Ausgabeknoten manuell an einer Stelle Zuordnung. Der Standort hängt von der PLL-Position und dem Ziel ab Gerät.

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Stratix® V FPGAs

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