Artikel-ID: 000080715 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 11.09.2012

Warum führen Zustandsmaschinen mit dem full_case Syntheseattribut zu formalen Verifizierungsfehlern?

Umgebung

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Beschreibung

Wenn Sie ein full_case Synthese-Attribut auf einen Case-Statement-Header anwenden, weist es Tools an, nicht näher spezifizierte Zustände als Werte "egal" zu interpretieren.  Die Quartus® II Software leitet zusätzliche Logik ab, um die "Don't Care"-Zustände darzustellen. Diese zusätzliche Logik kann sich von der vom formalen Verifizierungstool abgeleiteten Logik unterscheiden, was zu einer Diskrepanz bei der formalen Verifizierung führt.

Um das Missverhältnis zu überwinden, definieren Sie  alle Zustände in der Zustandsmaschine.

Weitere Informationen zu den Richtlinien für die Zustandskodierung von Maschinen finden Sie im Kapitel Empfohlene HDL-Codierungsstile (PDF) in Teil 1 des Quartus II Handbuchs.

Zugehörige Produkte

Dieser Artikel bezieht sich auf 1 Produkte

Stratix® FPGAs

Der Inhalt dieser Seite ist eine Kombination aus menschlicher und computerbasierter Übersetzung des originalen, englischsprachigen Inhalts. Dieser Inhalt wird zum besseren Verständnis und nur zur allgemeinen Information bereitgestellt und sollte nicht als vollständig oder fehlerfrei betrachtet werden. Sollte eine Diskrepanz zwischen der englischsprachigen Version dieser Seite und der Übersetzung auftreten, gilt die englische Version. Englische Version dieser Seite anzeigen.