CPRI IP Core Verilog HDL-Varianten, die eine MAP Interface Fail Simulation im Synopsys VCS MX Simulator umfassen

CPRI IP-Kernvarianten, die in Verilog HDL generiert werden und fügen Sie eine MAP-Schnittstellen-Ausfallsimulation im Synopsys VCS MX Simulator ein. Dieses Problem tritt aufgrund eines Arbeitszyklusproblems am Antennenträger auf. Schnittstellen.

Verwenden Sie einen anderen Simulator, um diese Varianten zu simulieren, oder Stellen Sie sicher, dass Ihr Design oder Testbench die RX MAP-Daten (die ausgehende Daten auf den Antennen-Trägerschnittstellen) auf das Negative Edge des Interface-Takts anstatt am positiven Rand.

Ändern Sie im Testbench die folgende Änderung an der Verriegelung am negativer Taktrand:

In der Datei <variation_name>_testbench/altera_cpri/tb.vhd, Ersetzen Sie die Zeichenkette

(clk_iq_map’event and clk_iq_map = ’1’)

mit der Zeichenkette

(clk_iq_map’event and clk_iq_map=’0’)

Dieses Problem wird in einer zukünftigen Version des CPRI MegaCore behoben Funktion.