Artikel-ID: 000080681 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 23.10.2019

Warum empfängt der Stratix® 10 25G Ethernet IP Core zufällige fehlerhafte Pakete im offenen Zustand?

Umgebung

  • Intel® Quartus® Prime Pro Edition
  • 25G Ethernet Intel® FPGA IP
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Beschreibung

    In seltenen Fällen kann es vorkommen, dass der Stratix® 10 25G Ethernet IP Core im Betrieb im offenen Zustand immer noch zufällige fehlerhafte Pakete empfängt, d. h. es ist kein Glasfaser- oder QSFP28-Modul angeschlossen.

    Lösung

    Eine Problemumgehung für dieses Problem besteht darin, den Parameter SYNOPT_STRICT_SOP in der IP-Wrapperdatei der obersten Ebene auf 1 zu ändern.

    Diese Problemumgehung ist nur für Designs verfügbar, bei denen die Präambel-Pass-Through-Funktion deaktiviert ist.

    Suchen Sie die 25G Ethernet IP Varianten-Wrapper-Datei unter /synth/<file_name>.v.

    Ändern Sie bei der Instanziierung des versionsspezifischen 25G Ethernet IP die Parametereinstellung SYNOPT_STRICT_SOP von (0) auf (1).

    Generieren Sie den 25G Ethernet IP Core nicht neu. Kompilieren Sie Ihr Design.

    Beispiel Design IP-Variantendatei unter /synth/ex_25g.v:

    ex_25g_alt_e25s10_191_dyjat6a #(

    . SYNOPT_READY_LATENCY (0),

    . SYNOPT_CORE_VAR (0),

    . SYNOPT_KHZ_REF_EN (0),

    . SYNOPT_RSFEC (0),

    . SYNOPT_DIV40 (1),

    . SYNOPT_LINK_FAULT (0),

    . SYNOPT_STRICT_SOP (1),

    . SYNOPT_PREAMBLE_PASS (0),

    Bitte beachten Sie, dass auf dem 64-Bit-l1_rx_data-Bus Junk-Daten auftreten können. Der l1_rx_valid sollte als Indikator verwendet werden, um die Daten zu akzeptieren oder zu ignorieren.

    Dieses Problem soll in einer zukünftigen Version der Quartus® Prime Pro Edition-Software behoben werden.

    Zugehörige Produkte

    Dieser Artikel bezieht sich auf 1 Produkte

    Intel® Stratix® 10 FPGAs und SoC FPGAs

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