Artikel-ID: 000080674 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 11.04.2019

Warum schaltet sich das reset_status Signal um, nachdem pin_perst Signal in der Stratix® V Avalon® ST-Schnittstelle für PCIe* IP veröffentlicht wird?

Umgebung

  • Intel® Quartus® II Anmeldungs-Edition
  • Intel® Quartus® Prime Standard Edition
  • Stratix® V Hard IP für PCI Express* Intel® FPGA IP
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Kritisches Problem

    Beschreibung

    Wenn Sie die Stratix® V Avalon®-ST Interface für PCIe* IP verwenden, können Sie beobachten, dass das reset_status Signal umschalten, nachdem pin_perst freigegeben wurde und bevor das ltssmstate-Signal Polling.Active (0x2) erreicht. Sie können dieses Verhalten sicher ignorieren und reset_status Signal abtasten, bis das ltssmstate-Signal größer als Polling.Active (0x2) ist.

    Lösung

    Diese Informationen werden voraussichtlich in einer zukünftigen Version des Benutzerhandbuchs der Stratix® V Avalon® ST Interface for PCIe* Solution hinzugefügt.

    Zugehörige Produkte

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    Stratix® V FPGAs

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