Artikel-ID: 000080669 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 01.07.2019

Warum wird das tx_ready_err CSR-Register-Bit nach dem Zurücksetzen der JESD204C IP in den Intel® Stratix® 10 Geräten zurückgesetzt?

Umgebung

  • Intel® Quartus® Prime Pro Edition
  • JESD204B Intel® FPGA IP
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Kritisches Problem

    Beschreibung

    Nachdem der JESD204C IP-Link in der Intel® Stratix® 10 Geräte aktiviert ist, kann bei einem Warm-Reset auf die IP ein unerwartetes tx_ready_err CSR-Register-Bit direkt nach dem Zurücksetzen der IP aktiviert werden.

    Dies ist darauf zurückzuführen, dass der Transceiver zurückgesetzt wird und tx_ready zurückgesetzt wird, nachdem der mgmt_clk (avs_clk Domain) nicht mehr zurückgesetzt wurde.

    Lösung

    Um dieses Problem zu umgehen, führen Sie einen der folgenden Schritte durch:

    1. Löschen Sie den Fehler-Interrupt.

    2. Um den Interrupt zu vermeiden, verlängern Sie den mgmt_clk (avs clk Domain) Reset, wenn ein IP-Reset vorliegt, um zu vermeiden, dass während des Reset-Zeitraums Fehler auftreten.

    Dieses Problem wird voraussichtlich in der zukünftigen Version der Intel® Quartus® Prime Pro Edition Software behoben.

    Zugehörige Produkte

    Dieser Artikel bezieht sich auf 1 Produkte

    เอฟพีจีเอ Intel® Stratix® 10 TX

    Benötigen Sie weitere Hilfe?

    Support kontaktieren

    Disclaimer/Rechtliche Hinweise

    1

    Alle Posts und die Nutzung der Inhalte auf dieser Website unterliegen den Intel.com Nutzungsbedingungen.

    Der Inhalt dieser Seite ist eine Kombination aus menschlicher und computerbasierter Übersetzung des originalen, englischsprachigen Inhalts. Dieser Inhalt wird zum besseren Verständnis und nur zur allgemeinen Information bereitgestellt und sollte nicht als vollständig oder fehlerfrei betrachtet werden. Sollte eine Diskrepanz zwischen der englischsprachigen Version dieser Seite und der Übersetzung auftreten, gilt die englische Version. Englische Version dieser Seite anzeigen.